PAD尺寸和坐标的数值取整规范

PAD的尺寸和中心点坐标的凑整问题

举例说明一下这个问题：

PAD的尺寸，DRC一般只要求最小值和最大值。 假设要求最小值50um，评估了封装需求后，项目团队的结论是70um上下即可。 那我取一个值，69.99um，或者70.32um，影响DRC不？影响性能吗？影响良率吗？影响面积吗？ 好像都不影响。 但如果考虑到，后续这个数字是要用到很多次的，出现在很多人的面前的，那这就不是一个“好数字”了。

PAD的中心点坐标，也同理

答案不在技术里，在人里。

一、一个数字，要经过多少人的眼睛

一个 PAD 的尺寸和坐标，从我们画下去，可能要出现在这些地方：

• 版图库

• 项目评审的 Floorplan

• 和电路设计师确认的引脚清单/或者我们出的PAD坐标文档

• 封装信息表

• 测试部门的探针卡坐标

• 后续迭代时接手工作的同事，也可能是半年后的我们自己

• 甚至客户

69.99 和 70，对我们来说只是随手输入的差别。但当这个数字要被十个人读取、抄写、核对、转述时，小数点后的那两位就是错误的放大器。

二、心算成本，也是成本

PAD 的中心点坐标如果是 (1234.56, 789.01)，那两个 PAD 间距是多少？我们得算一下。

但如果是 (1200, 800) 和 (1500, 800)，任何人扫一眼就知道间距 300um。

不要小看这几秒钟的心算。评审会上讨论 Floorplan，一天要核对几十个坐标；新人接手项目，要逐个确认 PAD 位置；封装厂来回确认打线位置，邮件往来好几轮。每一次核对，非整数坐标都在消耗所有人的注意力。

版图设计不只是画给 DRC 检查的，更是画给人看的。整洁、规整、符合直觉的设计，本身就在降低沟通成本。

三、规范的本质，是降低认知负荷

很多新人会问：差 零点零几微米，工艺上根本做不出来区别，较这个真有意义吗？

有意义，但意义不在这一微米里。

取整这个小动作，背后是一个更重要的习惯：主动为下游环节降低认知负荷。我们今天给 PAD 尺寸取整，明天就考虑芯片面积的尺寸取整，就会给所有需要被别人读取的参数都整理成干净的数字。

久而久之，整个团队的沟通基线就提上来了。大家不用在 “这个数为什么这么怪” 上浪费精力，可以专注在真正重要的问题上。

写在最后

版图设计里有很多这样的 “小事”：DRC 能过，但不优雅；不违反规则，但不专业。

PAD尺寸和坐标取整就是其中之一。它不决定芯片能不能跑起来，但决定了我们的设计是不是一个好交付、好维护、好沟通的工程产物。

我们在版图设计中追求的，不仅是线条和尺寸的正确，更是信息表达的清晰。一个“凑整”的数字，是对后续每一位经手同事的尊重，是工程文化中一种细致入微的关怀。好的设计，不仅让芯片工作，更让团队协作得更顺畅。

毕竟，芯片从来不是一个人画出来的。

引申

芯片尺寸问题，可能要复杂一点儿，因为这个影响了面积。

是否取整，除了上文提到的因素外，还应该考虑增加的面积对成本的影响，这涉及到具体成本的计算。

这个取整单位是微米，所以最大会增加 1 微米。在两个方向上，我们应该很容易算出不同面积的芯片，在两个方向各增加 1 微米后，对芯片面积带来的增量所占的百分比。

但大家要注意，计算真正对芯片的成本影响时，不能只计算单颗芯片的面积增加，而应该把它放在晶圆上来看。因为一颗芯片的成本并不严格与芯片面积成正比，因为一张晶圆的价格基本是固定的，芯片的成本与这片晶圆上能放置的芯片个数成反比。所以更准确的计算，应该是计算芯片两个方向增加 1μm 之后，对它在晶圆上生产出来的个数的影响。

但计算之前，可以有两个基本结论：

1. 芯片尺寸越大，越不在乎这 1 微米，越应该凑整

2. 芯片尺寸越小，凑整1um对面积和成本的影响就越大。

以下取 1个小尺寸芯片做一个参考计算：

原尺寸：300um*300um，取整后最多增加1um，按301um*301um计算。

300um*300um，对应DPW（Die Per Wafer）为128505

300um*300um，对应DPW（Die Per Wafer）为127820

按1500元一张的6英寸晶圆计算，每颗芯片增加了1500/127820-1500/128505=0.011735-0.011672=0.000063元

假设每个月销售1KK，影响利润为0.000063*1000000=63元。

这个数字吧，就见仁见智咯，您觉得呢？

（计算DPW有很多工具，我用这个网站用了好几年，很稳定，非常感谢英创力科技有限公司）

https://www.innotronix.com.cn/?page_id=1766