调研报告：AI能取代模拟版图工程师吗？——学术界与业界的真实结论

写在前面

这份报告不预设任何框架，只做一件事：把学术界和业界在这个问题上的真实结论摆出来，让事实自己说话。

摘要

核心结论：AI在可预见的将来不可能取代模拟版图工程师。

本报告梳理了2015—2025年学术界权威综述、DARPA最激进研究项目（MAGICAL/ALIGN）、EDA三巨头（Synopsys/Cadence/Siemens EDA）高管表态及产品现实、工业合规标准等信源，结论高度一致：

• 学术界：十年跨度的综述核心判断未变——模拟版图自动化面临组合爆炸、数据壁垒（死循环）、仿真闭环太慢、数字与模拟物理本质差异四个结构性障碍，均未被突破。DARPA最激进的MAGICAL项目6年仍停留在“promising preliminary results”。
• 业界：EDA厂商高管明确表态AI是辅助而非替代。AI主力产品（DSO.ai、Cerebrus）核心战场是数字PPA优化，模拟版图端全部停留在辅助加速。工业合规标准（AEC-Q100、ISO 26262等）构成AI无法跨越的硬性红线——AI无法作为责任主体，审核签字是合规体系底线。
• 版图工程师的焦虑来自三个信息偏差：把数字端进展投射到模拟端、把营销路线图当现实、把学术原型当量产工具。
• 版图工程师应调整学习重点：从“执行”转向“约束定义+判据+责任”，按职级夯实不同深度的专业壁垒，把AI当外挂脚本库武装自己。

一、学术界的结论：高度一致——模拟版图自动化在可预见的未来不可能取代人

1.1 十年跨度，结论未变

从2015年到2025年，跨越十年的权威综述，结论惊人地一致：

2015年，Scheible & Lienig在ACM ISPD上发表“Automation of Analog IC Layout： Challenges and Solutions”：

“模拟IC设计自动化程度不及数字，根本原因在于模拟设计问题本身的复杂性——即使小规模问题也比数字设计复杂得多。”

2016年，Lin， Chang & Hung在IEEE ASP-DAC上发表“Recent research development and new challenges in analog layout synthesis”：

“模拟版图仍是手工、耗时、易错的任务。新工艺节点带来的挑战不是在减少，而是在增加。”

2024年，Wang， Yang & Zhu在IEEE RFIT上发表“AI-Enabled Layout Automation for Analog and RF IC： Current Status and Future Directions”：

明确指出AI方法的主要瓶颈是泛化能力不足和数据效率低，并指出“identifies existing gaps”——差距依然存在。

2025年，鲁汶大学Guven & Parlak在IEEE上发表系统综述“AI-Driven Integrated Circuit Design： A Survey”：

指出“generalization and data efficiency”是持续挑战，轨迹是“toward fully autonomous”——“toward”（朝着）这个词本身就标定了当前位置：还在路上。

关键判断：从2015年到2025年，学术界的核心结论没有本质变化。模拟版图自动化的根本障碍没有被突破，只是被更精确地描述了。

1.2 先理解一个前提：自动化不是0或1的开关，而是一条连续谱

学术界讨论“自动化程度/自主性”时，更常见的做法是把它写成一条连续谱：

手工/脚本辅助 → 基于规则的自动布局（template-driven / constraint-driven placement+routing） → 优化驱动（搜索/RL/贝叶斯优化在design-flow参数空间） → 更强的闭环生成（带验证反馈、迭代修复）

目前模拟版图AI工具的位置，大致在第二到第三档之间——而且越往右走，对人的意图注入依赖越重。模拟版图的“好”不只是连通正确，还包括对称性、匹配、噪声耦合、隔离、热、高压间距、ESD路径、金属迁移、回来还能过仿真裕度——这些信息很多仍要靠人的意图注入（约束/分组/分区/屏蔽策略）。

理解这条连续谱，才能避免陷入“要么全自动要么没戏”的二元对立。

1.3 最激进的研究项目也承认差距

DARPA IDEA项目是目前全球最激进的模拟版图自动化研究计划，核心产出是MAGICAL开源系统：

• 2019年ICCAD论文标题写的是**“Toward Fully Automated”**——“朝着全自动”，不是“已实现全自动”
• 2020年TCAD论文展示了从网表到GDSII的完整流程，这是学术界首次实现端到端，但结果质量与手工版图仍有差距
• 2024年ASP-DAC邀请论文对MAGICAL生成的多种版图做了后版图性能分布分析，结论是不同自动生成的版图间性能差异显著——工具的稳定性不够

另一个DARPA项目ALIGN（明尼苏达大学/Intel）采用模块化+ML混合方法，但需要层次化的网表结构输入，并非真正的“给意图就出方案”。

6年过去了，MAGICAL仍停留在“promising preliminary results”阶段。这本身就是最有力的证据：模拟版图全自动化的难度，比外行想象的大得多。

1.4 四个根本性障碍——不是工程问题，是结构性问题

学术界反复指出的障碍，每一个都是结构性的，不是靠堆算力或堆数据就能解决的：

障碍一：组合爆炸 模拟版图的变量空间远大于数字。器件匹配、走线对称、寄生屏蔽等约束互相耦合，搜索空间指数级增长。华大九天《2026年模拟电路版图生成自动化工具完整指南》明确指出：“模拟电路版图并非简单连线，其性能与数百个变量强相关。”

障碍二：数据壁垒 模拟设计高度保密，训练数据严重碎片化。2025年arXiv论文AnalogFed专门提出用联邦学习解决“数据碎片化”问题——这恰恰说明数据壁垒已被学术界认定为关键瓶颈。与数字设计有大量开源数据不同，模拟版图几乎没有公开的大规模数据集。

障碍三：仿真闭环太慢 高质量版图不是“一版定稿”，需要“生成→寄生提取→仿真→优化”的迭代。每次SPICE仿真耗时从分钟到小时不等，AI难以在合理时间内完成足够多的迭代。2024年ASP-DAC论文的案例研究表明，MAGICAL生成的不同版图后仿真性能差异显著——“生成-仿真-优化”闭环尚未收敛。

障碍四：数字与模拟的物理本质差异——数字端的AI进展不能平移到模拟端

这是很多版图工程师焦虑的根源：看到DSO.ai、Cerebrus在数字端大杀四方，就以为模拟端只是时间问题。但数字和模拟面对的根本不是同一个问题：

一句话：数字是“搜索问题”，AI擅长；模拟是“物理问题”，AI不擅长。

障碍二补充：数据壁垒不是静态的——它是一个死循环

数据壁垒不只是“数据不够”这么简单。它形成了一个自我强化的死循环：

不敢信任AI生成的版图 → 不敢在量产中使用 → 无法积累真实流片数据 → 模型无法改进 → 仍然不敢信任

AnalogFed（arXiv 2025）专门提出用联邦学习解决“数据碎片化”问题，恰恰说明学术界已经认识到：不是没有数据，而是数据被锁在各自的商业壁垒里，无法流通。 TI、ADI、圣邦微的模拟版图是核心资产，绝对不会开源。更致命的是，A公司的运放版图在B公司的工艺线上毫无意义，甚至A公司28nm的版图搬到A公司14nm也必须重做。跨工艺、跨产品的数据不可迁移性，直接判了“通用版图大模型”死刑。

二、业界的结论：同样一致——AI是工具，不是替代品

2.1 EDA三巨头的判断

Synopsys产品管理高级总监Anand Thiruvengadam（2025年接受Semiconductor Engineering采访）：

“创造性、开放性及场景特定性任务——如模拟设计与概念性工作——难以被AI完全替代。在复杂领域，AI更可能成为设计师的辅助工具而非替代品，其作用是提升生产效率，而非完全取代人类。”

他明确列出了人类主导型任务：

1. 跨领域架构/概念设计——需人类直觉、洞察力及跨领域推理能力
2. 架构与规格定义——需深入理解市场、客户需求及技术细节
3. 模拟电路设计——需深厚专业知识、创造性问题解决能力，以及对权衡取舍（噪声、线性度、匹配度）的细致理解
4. 安全关键型与高可靠性设计决策
5. 验证signoff与质量保障
6. 物理设计收敛与量产准备
7. 应对新问题与异常情况

Cadence验证软件产品管理高级总监Matthew Graham（同场采访）：

“人类工程师的工作方式是：‘我需要解决这个新问题，先思考所有可能有用的方法，然后有选择地尝试不同路径。‘而目前的AI尚无法做到这种自主筛选与决策。”

Siemens EDA混合物理与虚拟系统副总裁David Fritz（同场采访）：

“AI不应成为工程师的职业威胁，因为本质上，仍需人类验证AI生成的系统是否最优。AI需要的是’隐性知识’——比如知晓A与B之间存在某种依赖关系，而这种关系可能未被文献记载。工程师的关键作用在于，帮助AI系统达到能为经验不足者提供有效支持的水平。”

2.2 模拟设计的“技艺性”——多位专家的共识

Siemens EDA产品负责人Sathishkumar Balasubramanian：

“模拟设计贴近物理本质，存在抽象性；而数字设计的抽象性体现在0、1、X，相对更易标准化。” “我们在本就复杂的领域之上，又增加了一层复杂性（定制化工具、定制化技能、定制化数据库），导致如今的设计难度进一步攀升。”

Keysight Common Platform Integrating Manager Alexander Petr：

“部分工程师仍将模拟设计视为’技艺’——他们会手绘设计图，观察后判断’这看起来不对’，而这通常意味着’设计不美观，也无法工作’。这类问题的维度显著更高，因为不存在可遵循的标准或规则。” 关于AMS领域的AI企业宣称可实现“设计综合”：“深入分析便会发现，他们是通过’设定规则’来实现这一目标，而这极大限制了设计的自由度。要在保持当前设计自由度的前提下，用AI实现探索、发现与自动化，需耗费极长时间。”

2.3 EDA厂商的产品现实——AI能力主要在数字端

事实：EDA三巨头的AI主力产品（DSO.ai、Cerebrus）核心战场都是数字PPA优化。模拟版图端的AI能力，目前全部停留在“加速已有流程”层面。

2.4 流片责任链——AI无法承担的工程后果

即使某天工具能做到“DRC/LVS clean + 跑通PEX + post-layout sim pass”，公司仍然必须回答：

• 这个layout在corner/monte-carlo/yield下稳不稳？
• ESD/latch-up/EM/IR/安规间距（高压场景）有没有隐藏雷？
• 当foundry rule改一版、或者同一IP要进不同封装/不同金属stack，谁来对“改动传播的正确性”签字？

责任无法被自动化免责。 版图工程师真正的不可替代性，很大一部分就锚在这个责任链里——尤其是模拟/功率/射频/车规这些高后果场景。

具体而言，工业合规标准构成了AI无法跨越的硬性红线：

• 汽车电子：必须满足AEC-Q100可靠性标准、ISO 26262功能安全标准（ASIL-B/D等级），要求版图具备冗余设计、故障自检、15年长效稳定性。AI无法自主完成合规性自证，也无法追溯设计逻辑以应对认证审查。
• 高压/能源电力芯片：AC-DC、隔离器件等需满足安规间距、绝缘防护要求，一旦版图违规会引发击穿、起火等安全事故。
• 医疗、航空航天芯片：要求超低噪声、抗辐照、高可靠性，设计容错率为零。

从合规逻辑推导，任何进入量产的版图——无论是否由AI辅助生成——都必须由具备资质的工程师审核签字，承担流片责任。这是AEC-Q100、ISO 26262等功能安全标准的硬性要求：设计决策必须可追溯、可审计，AI无法作为责任主体。AI生成的版图未经资深工程师审核签字，不得进入流片环节——这不是某家公司的政策，而是合规体系的底线要求。

一句话：DRC clean ≠ 可量产的可信赖layout。 版图工程师真正的护城河，恰恰在DRC之后。

工信部行业标准T/MIITEC 013-2023《集成电路产业人才岗位能力要求》明确列出了模拟版图工程师的核心能力要求——工艺理解、匹配设计、可靠性保障、合规审查——每一项都需要长期实践积累，无法通过短期培训或AI工具替代。

2.5 细分赛道的定制化壁垒——不存在“通用版图AI”

模拟芯片细分赛道极多，每个赛道的版图技术、工艺、约束完全独立：

• AC-DC电源：侧重高压安规、散热、EMI
• 射频前端：侧重电磁仿真、电感匹配、信号屏蔽
• 高精度ADC/DAC：侧重电容电阻极致匹配、超低噪声
• 车规模拟：侧重AEC-Q100合规、功能安全冗余、15年可靠性
• 隔离芯片：侧重绝缘耐压、安规间距、CMTI（共模瞬态抗扰度）

目前没有任何AI模型可以同时适配多个细分赛道。行业细分趋势还在加剧，进一步压缩AI替代空间。

三、核心结论

结论一：AI在可预见的未来不可能取代模拟版图工程师

这不是乐观或悲观的问题，是事实判断。依据：

• 学术界十年跨度的综述结论一致：模拟版图自动化的根本障碍未被突破
• DARPA最激进的项目6年仍停留在“preliminary results”
• EDA三巨头的产品现实：AI能力主要在数字端，模拟版图端全部停留在辅助加速
• 多位业界专家明确将模拟设计列为“人类主导型任务”
• 中国集成电路行业协会《2026集成电路人才产业白皮书》数据显示：模拟版图岗位总量持续增长，人才缺口仍在扩大，无岗位消亡风险

结论二：模拟版图工程师的焦虑来自信息偏差，不是事实

“AI能力发展好快，很快就能取代模拟版图”——这个判断犯了三个错误：

1. 把数字端的进展投射到模拟端：DSO.ai、Cerebrus的成果确实惊人，但它们的战场是数字PPA优化，和模拟版图是两个世界
2. 把营销路线图当成现实：Synopsys的路线图说2026年“AI自主完成模块级设计”，但那是针对数字设计的营销预期，模拟版图的时间线应显著后推
3. 把学术论文里的原型当成量产工具：学术原型追求“算法创新”，工业工具追求“稳定性、可靠性、流片良率”。实验室成果落地到量产通常需要5年以上周期，且落地后也仅作为辅助工具

结论三：AI不会取代版图工程师，但会重塑版图工程师的角色

多位专家的共识：工程师的角色将从“执行”转向“验证+决策+训练AI”。

Siemens EDA David Fritz：

“工程师需理解AI的角色——它不只是命令行工具的自然语言接口，目前90%的AI应用仍停留在这一层面，而我们需要的远不止此。”

Keysight Alexander Petr：

“所需人员数量可能减少，但这是为了填补技能缺口，而非替代岗位——工作内容会发生变化，工程师将从’设计’更多转向’验证’。”

Imagination Technologies Andrew Johnson（同场Semiconductor Engineering采访）：

“引入AI后，需要有足够智慧与经验的人来理解AI模型、判断输出结果，甚至否决AI的建议。若工程师经验不足，只会盲目认同’计算机说可行，那就推进’，这将带来巨大风险。”

结论四：版图工程师应该调整学习重点——不是笼统的“学会协作”，而是分层认清什么被工具内化、什么仍是人类领地

先看清边界：哪些已经被工具内化，哪些远不可及

已经被工具内化（或即将内化）的任务：

• DRC-hotspot预测、寄生预估、重复性pattern生成、layout migration辅助
• constraint-driven device placement & routing（在受限模板/网格/primitive体系下）
• 简单标准单元的初步版图生成

人会越来越少花时间在里面“从零手画”，但人要花更多时间保证约束是对的。

远不可及的任务：

• 给定任意模拟块、任意PDK、任意指标要求 → 一键出tape-out-ready、yield-safe、ESD-clean GDSII（无人审）
• 目前学术界最前沿都不敢宣称通用解；工业界更不可能拿量产赌这个

核心判断：不是AI不能碰版图，而是版图的核心难题不在“画”，而在“判据与责任”，而判据今天仍高度依赖人的领域建模。

按职级的学习重点调整

初级工程师（0-3年）：夯实基础，学会驾驭AI工具

• 熟练掌握主流EDA工具及内嵌AI辅助功能，用AI完成DRC/LVS自动修复、基础走线优化
• 把节省的时间用于理解设计规则背后的工艺原理，而不是依赖AI“一键出图”
• 补充半导体工艺、模拟电路原理基础——不懂电路原理的版图工程师，必然会被AI淘汰；能根据电路原理图反推寄生敏感点的工程师，AI只能给你当秘书

中级工程师（3-8年）：深耕细分赛道，建立不可替代的专业壁垒

• 选择1-2个细分方向（高压电源、车规模拟、射频、高精度数据转换器等），积累该赛道专属版图经验
• 主攻后仿真迭代、寄生优化、良率提升、ECO改版等AI短板能力
• 提升与电路设计师、Foundry的沟通能力，学会精准定义AI工具的设计约束——约束质量直接决定AI输出结果的可用性

高级工程师/技术主管（8年以上）：把控全局，主导流程与技术规范

• 负责芯片整体Floorplan、跨模块隔离、全芯片可靠性设计，审核AI生成的所有版图方案
• 制定AI工具的使用规范、版图设计标准，划定AI的使用边界
• 布局Chiplet、第三代半导体（SiC/GaN）等新兴方向的版图技术——这些领域AI连历史数据都没有，完全依赖人类去拓荒

跨层级的通用能力迁移方向

1. 从“执行”到“约束定义”：AI需要人给约束，谁能更精准地定义匹配、对称、屏蔽等约束，谁就能让AI产出更好的结果。“定义问题”的价值将远大于“解决问题”。
2. 从“画图匠”到“约束架构师”：把隐性经验代码化——当你发现某个匹配结构的画法重复做了10次，不要机械地做第11次，而是写一个SKILL脚本把它参数化。你写脚本的过程，就是把你的“人类智慧”注入“自动化工具”的过程。
3. 向上游和下游延伸：向上学会看后仿报告、使用热仿真和EM仿真工具，当AI帮你生成了10个候选版图，只有你具备“诊断哪个版图因为衬底噪声导致SNR恶化”的能力；向下关注先进封装（Chiplet/2.5D/3D），热应力、TSV寄生、跨Die信号完整性，这些全新领域AI连历史数据都没有。
4. 深度理解寄生与耦合，建立跨域归因能力：不仅知道怎么画，还要知道画完后对电路指标（Gain、Phase Margin、Noise）的定量影响，成为能和设计工程师平等对话的“版图架构师”。懂封装（SI/PI）、懂测试、懂工艺缺陷——当后仿真和流片测试出现偏差时，你是那个能从版图蛛丝马迹中找出根因的人，AI做不了这种跨域归因。
5. 把AI当成你的“外挂脚本库”：不要等EDA公司出什么一键AI的神话，现在就该用轻量级AI武装自己——用AI帮你写SKILL语言、Perl脚本，以前你要花两天写个自动匹配布局的脚本，现在5分钟就能生成90%的代码；用AI快速解读几百页的Foundry工艺文档，提炼出版图设计必须注意的DRC潜规则；把繁琐的重复劳动（填Dummy、简单ECO连线和跑验证回归流）全部交给自动化脚本，把精力省下来做Floorplan和架构评估。

四、信源索引

以下为本报告引用的全部信源，按类别组织。每条附链接及核心价值说明，便于读者验证。

4.1 学术文献

1. Scheible & Lienig, “Automation of Analog IC Layout: Challenges and Solutions”, ACM ISPD 2015

早期系统性综述，核心障碍判断至今未变：模拟设计问题本身的复杂性远超数字。 2. Lin, Chang & Hung, “Recent research development and new challenges in analog layout synthesis”, IEEE ASP-DAC 2016

明确指出模拟版图仍是手工、耗时、易错的任务，新工艺节点挑战在增加而非减少。 3. MAGICAL: “Toward Fully Automated Analog IC Layout Leveraging Human and Machine Intelligence”, IEEE ICCAD 2019

标题“Toward”标定当前位置：朝着全自动，不是已实现全自动。 4. MAGICAL: “An Open-Source Fully Automated Analog IC Layout System from Netlist to GDSII”, IEEE TCAD 2020

学术界首次实现端到端，但结果质量与手工版图仍有差距。 5. Xu et al., “Performance-Driven Analog Layout Automation: Current Status and Future Directions”, IEEE ASP-DAC 2024

MAGICAL生成的不同版图后仿真性能差异显著，“生成-仿真-优化”闭环尚未收敛。 6. Wang, Yang & Zhu, “AI-Enabled Layout Automation for Analog and RF IC: Current Status and Future Directions”, IEEE RFIT 2024

明确指出AI方法主要瓶颈是泛化能力不足和数据效率低，差距依然存在。 7. AnalogFed, “Federated Discovery of Analog Circuit Topologies with Generative AI”, arXiv 2025

专门提出用联邦学习解决“数据碎片化”问题，说明数据壁垒已被学术界认定为关键瓶颈。 8. Guven & Parlak, “AI-Driven Integrated Circuit Design: A Survey of Techniques, Challenges, and Opportunities”, IEEE Access 2025

链接：https://ieeexplore.ieee.org/document/11153923/ 系统综述，轨迹是”toward fully autonomous”——“toward”标定当前位置：还在路上。 9. Zang et al., “The Dawn of Agentic EDA: A Survey of Autonomous Digital Chip Design”, arXiv 2025.12

链接：https://arxiv.org/pdf/2512.23189 首次系统提出Agentic EDA框架，明确区分数字L2→L3进展与模拟领域的滞后。核心判断：模拟领域因缺乏标准化抽象层和开源数据集，连L2闭环都极难打通。 10. Liu et al., “LayoutCopilot: An LLM-Powered Multiagent Collaborative Framework for Interactive Analog Layout Design”, IEEE TCAD 2025.08

链接：https://arxiv.org/html/2406.18873v3 AI协同设计的标杆学术原型。 用自然语言驱动模拟版图交互，证明中等复杂度模拟单元人机协同生成可行。但明确分工：AI做方案生成，人负责精细化调优。 11. LayoutCopilot ISCAS 2025会议论文，北京大学，2025.05

链接：https://zhywhite.github.io/paper/ISCAS2025_LLMAnalog.pdf 补充TSMC 28nm/40nm工艺实测数据，验证协同层落地能力边界。 12. FALCON, “An ML Framework for Fully Automated Layout-Constrained Analog Circuit Synthesis”, arXiv/NeurIPS 2025

链接：https://arxiv.org/pdf/2505.21923 在100万个mmWave电路上训练，拓扑推断准确率>99%。但仅适配极简电路，复杂约束下失效——恰恰佐证端到端自主生成短期不可落地。 13. ”Machine Learning for Analog and Mixed-Signal IC Design: A Survey”, IEEE TCAD 2021

链接：https://arxiv.org/abs/2103.07959 经典综述。结论：目前所有AI模型只能在人类划定的强约束下做局部优化，脱离人类定义的”牢笼”，AI生成的版图在真实寄生和PVT变化下毫无可用性。 14. POSTECH TCAS-I论文，2025

链接：https://doi.org/10.1109/TCSI.2025.3615646 自监督基础模型做多种layout subtask填充，DRC/LVS compliance在subtask粒度可观。但作者自己表态目标是继续往practically usable推，不是宣布已端到端替代。

4.2 开源项目

1. ALIGN — DARPA IDEA, Minnesota+TAMU+Intel

GitHub：https://github.com/ALIGN-analoglayout/ALIGN-public ICCAD 2020演讲：https://people.ece.umn.edu/users/sachin/conf/iccad20align.pdf WOSET'19论文：https://www.ece.umn.edu/users/sachin/conf/woset19aks.pdf 从SPICE netlist→GDSII。ICCAD 2020演讲明确：”no human in the loop”是目标话术，实现靠hierarchy+constraint+primitive generation。WOSET'19原话：”analog layout automation has not kept pace with digital… remains an open problem”。 2. MAGICAL — DARPA IDEA, UT Austin+Stanford+MIT

GitHub：https://github.com/magical-eda/magical 侧重ML约束提取和布局生成。6年仍停留在”preliminary results”。

4.3 国家级科研项目

1. DARPA IDEA (Intelligent Design of Electronic Assets)

官方页面：https://www.darpa.mil/program/intelligent-design-of-electronic-assets 旨在实现24小时内从网表到GDSII的全自动设计。结题报告表明：简单模拟模块上可行，但在复杂工业级IP上良率和性能无法保证。 2. DARPA POSH (Positioning System for Hardware)

官方页面：https://www.darpa.mil/program/positioning-system-for-hardware 建立开源硬件IP库和验证工具链。侧面印证”标准化IP”是自动化的前提，而模拟IP极难标准化。

4.4 EDA厂商官方资料

1. 华大九天Empire官方产品页

链接：https://www.hd9.com/products/empire 国内商用AI辅助版图、物理验证工具落地依据。 2. Synopsys ASO.ai官方产品页

链接：https://www.synopsys.com/implementation-and-signoff/rtl-to-gdsii-ai/aso-ai.html 专门针对模拟的AI工具。在已有版图框架下自动调整器件尺寸以满足PVT要求，不是自动把原理图变成GDS。AI在这里是调参侠，不是画图员。 3. Synopsys Custom Compiler官方产品页

链接：https://www.synopsys.com/implementation-and-signoff/custom-design/custom-compiler.html 自动化核心是基于模板和SKILL脚本的”参数化辅助”，而非生成式AI。 4. Cadence Community Blog（Device-Level APR）

链接：https://community.cadence.com/cadence_blogs_8/b/cic/posts/device-level-auto-place-and-route 补充链接：https://community.cadence.com/cadence_blogs_8/b/cic/posts/apr-automated-place-and-route-for-virtuoso-studio 产品工程director署名，讲Device-Level APR的边界：约束驱动、grouping/matching、用户仍可辅助编辑。业界说的自动化仍然是intent-constrained flow + 人把关。

4.5 行业深度分析

1. Semiconductor Engineering专文（2025年，Synopsys/Cadence/Siemens EDA/Keysight/Arm高管采访）

多位业界高管明确表态AI是辅助而非替代。Thiruvengadam、Graham、Fritz、Petr、Johnson引言均出自此采访。 2. DAC近三年“Analog Automation”专题研讨会共识

学术界已将目标从“Autonomous Generation（自主生成）”降级为“Interactive Legalization（交互式合法化）”和“Constraint-Driven Exploration（约束驱动探索）”。人类工程师的意图定义（Intent Definition）被确认为不可替代的核心环节。 3. 华大九天“2026年模拟电路版图生成自动化工具完整指南”

明确指出：“模拟电路版图并非简单连线，其性能与数百个变量强相关。” 4. Synopsys管理层采访（证券之星转载）

链接：https://4g.stockstar.com/detail/IG2025103100018766 高级总监Anand Thiruvengadam明确表示AI更可能是辅助而非取代。 5. 厦门卡伦特董事长访谈

链接：https://www.jwview.com/jingwei/html/04-15/667253.shtml 明确观点：”AI不会取代设计师，但不会使用AI的设计师将被淘汰。”

4.6 产业白皮书与行业标准

1. 工信部行业标准T/MIITEC 013-2023《集成电路产业人才岗位能力要求》

链接：https://www.miitec.cn/cms_files/filemanager/839957490/attach/20259/D00700E32BAD45C26882EE224A57E05D.pdf 明确模拟版图工程师核心能力要求（工艺、匹配、可靠性、合规），佐证高端版图人才培养周期长、不可快速替代。 2. 中国集成电路行业协会《2026集成电路人才产业白皮书》

链接：https://www.shaonianxue.cn/34916.html 提供2026年模拟版图岗位增速、人才缺口数据，证明行业岗位总量持续增长，无岗位消亡风险。

4.7 给同行的“最小可信引用集”

如果需要向同行快速证明“AI在可预见的未来无法取代模拟版图工程师”，以下4条足够撑住核心结论——学术+业界两条腿都站住：

1. ALIGN project (open-source) — https://github.com/ALIGN-analoglayout/ALIGN-public

学术界开源项目实证。DARPA IDEA资助，6年仍在迭代，WOSET'19论文原话：“analog layout automation has not kept pace with digital… remains an open problem”。 2. Semiconductor Engineering专文（2025年，Synopsys/Cadence/Siemens EDA/Keysight/Arm高管采访）

业界5位高管同场明确表态AI是辅助而非替代。Thiruvengadam原话：“在复杂领域，AI更可能成为设计师的辅助工具而非替代品。”Petr原话：“他们是通过’设定规则’来实现这一目标，而这极大限制了设计的自由度。” 3. Jeong et al., IEEE TCAS-I, 2025 — https://doi.org/10.1109/TCSI.2025.3615646

学术界另一支独立团队。自监督基础模型做layout subtask，作者自己表态目标是“practically usable”而非宣布已替代——证明不是只有ALIGN承认差距。 4. Guven & Parlak, IEEE Access 2025 — https://ieeexplore.ieee.org/document/11153923/

学术界综述层面判断。系统综述的轨迹是“toward fully autonomous”——“toward”标定当前位置：还在路上。